인 메모리 컴퓨팅 회로에 적용 가능한 11T SRAM 기반의 메모리 유닛 설계

• 영문명: Design of an 11T SRAM-Based Memory Unit for In-Memory Computing Circuit
• 발행기관: 한국전자통신학회
• 저자명: 김나현(Na-Hyun Kim) 김정범(Jeong-Beom Kim)
• 간행물 정보: 『한국전자통신학회 논문지』제20권 제3호, 481~488쪽, 전체 8쪽
• 주제분류: 공학 > 전자/정보통신공학
• 파일형태: PDF
• 발행일자: 2025.06.30

국문 초록

SRAM 기반의 인 메모리 컴퓨팅은 현대 컴퓨팅 구조에서 발생하는 병목 현상을 해결하기 위한 기술 중 하나이다. 최근 데이터 집약적 애플리케이션이 증가함에 따라 컨볼루션 연산의 중요성도 함께 증가하고 있으며, 이를 위해 인 메모리 컴퓨팅에 적합한 효율적인 메모리 셀 설계가 필수적이다. 본 연구에서는 동일 면적에서 XNOR 연산량을 증가시킬 수 있는 11T SRAM 기반 메모리 유닛을 제안한다. 제안된 구조는 가중치를 저장한 상태에서 입력된 데이터를 기반으로 XNOR 연산을 수행하며, 연산 결과는 여분의 메모리 셀에 저장된다. 시뮬레이션 결과, 기존 구조에 비해 제안된 구조는 평균 전력 소모가 5.8%, PDP(: Power Delay Product)는 5.72%, EDP(: Energy Delay Product)는 6.1% 감소하였다. 제안된 회로는 TSMC 65nm CMOS 공정을 사용해 구현되었으며, SPECTRE 시뮬레이션을 통해 연구의 타당성을 검증하였다.

영문 초록

SRAM-based in-memory computing is one of the technologies designed to overcome bottlenecks in modern computing architectures. As data-intensive applications increase, convolution operations are also growing in importance, making the design of efficient memory cells suitable for in-memory computing essential. This study proposes an 11T SRAM-based memory unit that enhances XNOR computation density within the same area. The proposed structure performs XNOR operations based on input data while storing weights, with the results stored in redundant memory cells. Simulation results show that, compared to conventional structures, the proposed design reduces average power consumption by 5.8%, PDP (Power Delay Product) by 5.72%, and EDP (Energy Delay Product) by 6.1%. The proposed circuit was implemented using the TSMC 65nm CMOS process, and the validity of the study was verified through SPECTRE simulations.

목차

Ⅰ. 서 론

Ⅱ. SRAM 기반의 인 메모리 컴퓨팅 회로

Ⅲ. 제안하는 XNOR 연산을 위한 메모리 유닛 구조

Ⅳ. 시뮬레이션 결과 및 비교

Ⅴ. 결 론

References

키워드

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