ADCL 버퍼를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기 설계

• 영문명: Design of Low-power Clock Generator Synchronized with the AC Power Source Using the ADCL Buffer for Adiabatic Logics
• 발행기관: 한국전자통신학회
• 저자명: 조승일(Seung-Il Cho) 김성권(Seong-Kweon Kim) 하라다 토모치카(Tomochika Harada) 요코야마 미치오(Michio Yokoyama)
• 간행물 정보: 『한국전자통신학회 논문지』제7권 제6호, 1301~1308쪽, 전체 8쪽
• 주제분류: 공학 > 전자/정보통신공학
• 파일형태: PDF
• 발행일자: 2012.12.30

국문 초록

본 논문에서는 ADCL(adiabatic dynamic CMOS logic) buffer를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기를 제안한다. CMOS 논리회로의 전력 손실을 줄이고 ADCL의 저전력 동작을 위해서, 논리회로의 clock 신호는 AC 전원 신호와 동기화 되어야 한다. 설계된 Schmitt trigger 회로와 ADCL buffer를 사용한 ADCL 주파수 분주기를 이용하여 AC 신호와 단열동작을 위한 clock 신호가 발생된다. 제안된 저전력 클럭 발생기의 소비전력은 3kHz와 10MHz에서 각각 1.181uW와 37.42uW으로 시뮬레이션에서 확인하였다.

영문 초록

In this paper, the low-power clock generator synchronized with the AC power signal using the adiabatic dynamic CMOS logic(ADCL) buffer is proposed for adiabatic logics. To reduce the power dissipation in conventional CMOS logic and to maintain adiabatic charging and discharging with low power for the ADCL, the clock signal of logic circuits should be synchronized with the AC power source. The clock signal for an adiabatic charging and discharging with the AC power signal was generated with the designed Schmitt trigger circuit and ADCL frequency divider using the ADCL buffer. From the simulation result, the power consumption of the proposed clock generator was estimated with approximately 1.181uW and 37.42uW at output 3kHz and 10MHz respectively

목차

Ⅰ. Introduction

Ⅱ. Adiabatic logic

Ⅲ. Design of low-power clock generator for ADCL system

Ⅳ. The result of hspice simulation

Ⅴ. Conclusion

참고 문헌

키워드

synchronization low-power clock generator adiabatic dynamic CMOS logic(ADCL) buffer Schmitt trigger circuit frequency divider 동기화 저전력 클럭 발생기 ADCL 버퍼 슈미트트리거 회로 주파수 분주기