UVM Testbench 작성
위키독스
2025년 09월 30일 출간
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- 파일 정보 ePUB (7.79MB)
- ISBN 9791198111333
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작품소개
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이 책을 통하여 UVM을 사용한 Testbench를 이해하고, 직접 구현해 볼 수 있도록 제반 사항을 설명합니다.
읽는 분에 대한 가정 :
- Verilog 에 대한 설계 및 검증에 대한 사항을 알고 있다.
- Verilog 를 사용한 Testbench 구조에 대한 경험이 있다.
- SystemVerilog를 사용한 Testbench 작성에 관심이 있다.
- UVM을 사용한 Testbench 작성에 관심이 있다.
읽는 분에 대한 가정 :
- Verilog 에 대한 설계 및 검증에 대한 사항을 알고 있다.
- Verilog 를 사용한 Testbench 구조에 대한 경험이 있다.
- SystemVerilog를 사용한 Testbench 작성에 관심이 있다.
- UVM을 사용한 Testbench 작성에 관심이 있다.
( Part 1 )
00장 둘러보기
00.01 Simulation 환경
01장 SystemVerilog for Testbench
01.01 SystemVerilog Testbench 구조
01.02 SystemVerilog 기초 1
01.03 SystemVerilog 기초 2
01.04 SystemVerilog Testbench 작성
( Part 2 )
02장 UVM for Testbench
02.01 UVM Testbench 구조
02.02 UVM Testbench 실행
02.03 Basic UVM Testbench 작성
02.04 Transactions
02.05 Sequences
02.06 Configuration and Factory
02.07 Component Communication
02.08 Scoreboard and Coverage
02.09 Phasing
02.10 Callbacks
02.11 Register Abstraction Layer (RAL)
02.12 UVM Testbench 작성
03장 참고자료
00장 둘러보기
00.01 Simulation 환경
01장 SystemVerilog for Testbench
01.01 SystemVerilog Testbench 구조
01.02 SystemVerilog 기초 1
01.03 SystemVerilog 기초 2
01.04 SystemVerilog Testbench 작성
( Part 2 )
02장 UVM for Testbench
02.01 UVM Testbench 구조
02.02 UVM Testbench 실행
02.03 Basic UVM Testbench 작성
02.04 Transactions
02.05 Sequences
02.06 Configuration and Factory
02.07 Component Communication
02.08 Scoreboard and Coverage
02.09 Phasing
02.10 Callbacks
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03장 참고자료
인물정보
저자(글) 임정환
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