SystemVerilog 언어 문법 프로그래밍 실습하며 배우기

박인학 지음

좋은땅 2014년 02월 01일 출간

작품소개

책소개

SystemVerilog 언어는 HDVL(Hardware Design and Verification Language)이라 불리는 것은 하드웨어를 모델링하여 설계하기 위한 기능과 함께 하드웨어의 동작을 테스트하여 검증하는 기능이 함께 있음을 의미한다. SystemVerilog 언어의 역사를 살피면 IEEE 1364 표준 언어인 Verilog의 모든 기능을 포함하여 지원하도록 호환성이 유지되면서, 2002년 Accelera에 기부된 Superlog 언어와 2005년 Synopsys의 OpenVera 언어를 기반으로 발전하였다. 2005년에 SystemVerilog 언어가 IEEE 표준 1800-2005로 공식적으로 채택되었다. SystemVerilog 언어는 시스템 칩을 개발하고 테스트 하는 엔지니어들에게 꼭 필요한 CAD 툴들에 범용적으로 사용될 가능성이 매우 높다고 판단된다.

본 교재의 가장 큰 목표는 SystemVerilog 문법을 살피면서 각 구문에 구현되어 있는 개념을 획득하는 것이다. 그래서 본 교재를 구성하는 각 장의 나열 순서와 예제들은 IEEE 1800-2005 SystemVerilog Language Reference Manual(SystemVerilog LRM)을 기초로 중요한 문법을 간략히 설명하고, 문법을 실행하는 예제들로 구성된다. 총 18장으로 구성되는데, 1~17장은 문법의 종류별로 설명과 실습 예제로 구성되고, 마지막 18장은 조합논리회로, 순서논리회로 및 유한상태머신과 같은 종류의 회로별로 설계하고 테스트벤치를 작성하는 예제들로 구성된다.

목차

1. Literal Values
1.1. Literal Values 1.2. Lab : Integer and Logic Literals 1.3. Lab : Real Literals 1.4. Lab : Time Literals 1.5. Lab : String Literals 1.6. Lab : Array Literals 1.7. Lab : Structure Literals
2. Data types
2.1. Data Types 2.2. Lab : Integer Data Type 2.3. Lab : String Data Type 2.4. Lab : Event Data Type 2.5. Lab : Array Type Definition 2.6. Lab : Enumeration Type Definition 2.7. Lab : Structure Type Definition 2.8. Lab : Union Type Definition 2.9. Lab : Static Casting 2.10. Lab : Dynamic Casting
3. Array
3.1. Arrays 3.2. Lab : Packed and Unpacked Array 3.3. Lab : Dynamic Array 3.4. Lab : Associative Array 3.5. Lab : Queue
4. Classes
4.1. Classes 4.2. Lab : Constant and Static 4.3. Lab : Inheritance 4.4. Lab : Encapsulation 4.5. Lab : Parameter
5. Operations and Expressions
5.1. Operations and Expressions 5.2. Lab : Assignment Operators 5.3. Lab : Logic and Bit Types Operator 5.4. Lab : Wild Equality and Inequality Operator 5.5. Lab : Structure Member Assignment 5.6. Lab : Union Member Assignment 5.7. Lab : Streaming Operators (pack/unpack) 5.8. Lab : Set Membership Operator (inside)
6. Procedural Statements
6.1. Procedural Statements 6.2. Lab : If-Then-Else Statements 6.3. Lab : Case Statements 6.4. Lab : Loop Statements 6.5. Lab : Continue and Break Statements 6.6. Lab : Disable Statement and Statement Label 6.7. Lab : Event Control 6.8. Lab : Assertion Events
7. Processes
7.1. Processes 7.2. Lab : Combinational Logic 7.3. Lab : Latched Logic 7.4. Lab : Sequential Logic 7.5. Lab : fork-join Statement 7.6. Lab : fork-join_any Statement 7.7. Lab : fork-join_none Statement 7.8. Lab : wait fork Statement 7.9. Lab : Disable fork Statement\
8. Tasks and Functions
8.1. Tasks and Functions 8.2. Lab : Task 8.3. Lab : Function Return Value 8.4. Lab : Argument Passing by Ref 8.5. Lab : Argument Default Value
9. Random Constraints
9.1. Random Constraints 9.2. Lab : Random Variables and Constraints 9.3. Lab : Disabling Random Variable and Constraints 9.4. Lab : Random Constraints with Inside 9.5. Lab : Randomize With Statement 9.6. Lab : Pre_randomize and Post_randomize 9.7. Lab : Randomization of Array Size 9.8. Lab : Distribution Control 9.9. Lab : Randomization Ordering 9.10. Lab : Random Weighted Cases
10. Interprocess Synchronization and Communication
10.1. Interprocess Synchronization and Communication 10.2. Lab : Semaphore 10.3. Lab : Mailbox 10.4. Lab : Event
11. Clocking Blocks
11.1. Clocking Blocks 11.2. Lab : Default Clocking Blocks 11.3. Lab : Clocking Skews
12. Program Block
12.1. Program Block 12.2. Lab : Simple Program Block 12.3. Lab : Program Block with Interface
13. Hierarchy
13.1. Hierarchy 13.2. Lab : Package Import 13.3. Lab : Hierarchy 13.4. Lab : Nested Module 13.5. Lab : Parameterized Module
14. Interfaces
14.1. Interfaces 14.2. Lab : Bundle Interface 14.3. Lab : Modport Interface 14.4. Lab : Clocking Block and Modport 14.5. Lab : Tasks in Interface
15. System Tasks and System Functions
15.1. System Tasks and System Functions 15.2. Lab : System Tasks on Variables 15.3. Lab : System Tasks on Arrays 15.4. Lab : System Tasks of General File Read/Write 15.5. Lab : System Tasks of Memory File Read/Write
16. Assertions
16.1. Assertions 16.2. Lab : Immediate Assertions 16.3. Lab : Concurrent Assertion 16.4. Lab : Sequences
17. Coverage
17.1. Coverage 17.2. Lab : Simple Coverage 17.3. Lab : Various Coverage Cases 17.4. Lab : Transition Coverages 17.5. Lab : Wildcard Coverages 17.6. Lab : Cross Coverages
18. Design Examples
18.1. Lab : Combinational Logic (Full Adder) 18.2. Lab : Sequential Logic (Shift Register) 18.3 Lab : Finite State Machine (Sequence Dete 18.4. Lab : Master and Slave Communication

출판사 서평

- 중요 문법과 실습예제로 구성
- 시스템 칩을 개발하고 테스트하는 엔지니어들에게 필수

SystemVerilog 언어란 HDVL(Hardware Design and Verification Language)이라 불리는 것은 하드웨어를 모델링하여 설계하기 위한 기능과 함께 하드웨어의 동작을 테스트하여 검증하는 기능이 함께 있음을 뜻한다.

『SystemVerilog 언어 문법 프로그래밍 실습하며 배우기』는 Verilog 문법이나 기초 개념에 대해서는 상세히 설명하지 않기 때문에 독자는 일단 Verilog 설계에 대한 지식과 경험이 선행되어야 한다. 디지털 회로의 설계 기법 또한 다루지는 않지만 SystemVerilog 구문을 실습하는 예제를 이해하려면 디지털 회로의 동작에 대한 기초 개념을 필요로 한다. 객체지향 프로그래밍 기법에 대한 개념은 반드시 선행되어야 하지는 않지만 C프로그램 경험만으로도 객체지향 개념 이해에 많은 도움이 될 것이다. 검증에 관련된 기술은 반도체 칩 테스트 경험이 있는 엔지니어가 아니라면 새롭게 도전해야 할 세계가 될 것이다.

작가정보

저자(글) 박인학